4bit 감가산기 VHDL (SIgnal : Integer)

1. 문제

- Signal의 Type 지정을 정수형(Integer)으로 하여 4bit의 감가산기를 설계하라. (출력범위 Range에 주의 할 것)

 

2. 문제 분석

- ieee.std_logic_arith.all 파일을 불러옴 으로써 입.출력 범위를 integer로 선언하여 쓸 수 있다.

- range 15 to 0 -> 3 downto 0 과 같은 범위로 설정된다.

 

3. VHDL code

 

4. Simulation